Появление в архитектуре К8 интегрированного в ядро процессора контроллера памяти принесло AMD большие дивиденды в производительности и одновременно определило несколько большую зависимость скорости от латентности модулей памяти, чем у конкурента. Борьба AMD за высокую скорость подсистемы памяти развивалась по отличному от Intel сценарию. В то время как локомотив полупроводниковой индустрии начал перебираться на DDR-II (DDR-II 400/533 МГц), AMD решила остаться на время в стороне от данного процесса, введя поддержку неутвержденные в JEDEC стандарты DDR 433-500. В то время подобный шаг был оправдан и экономически, так как память DDR-II имела не только посредственную латентность, но и повышенную относительно доминирующего стандарта DDR стоимость. Несмотря на то, что лидеры рынка скоростных модулей памяти выпускают продукты с впечатляющими сочетаниями частот и задержек, сектор массовых DDR-II не может похвастаться подобным сочетанием. Безусловно, определенный прогресс по сравнению с первыми партиями DDR-II имеется, однако он не удовлетворяет AMD. Компания рассчитывала, что к моменту выхода платформы AM2 латентность DDR-II снизится до уровня DDR-I. В идеале предполагалась ситуация с возможностью обеспечения CAS 2.5, в худшем случае CAS 3.0. Однако индустрия пошла другим путем, склоняясь в сторону наращивания частоты памяти. Поэтому даже предполагаемый "стартовый" DDR-II 667 для AM2 уже не удовлетворяет компанию в полной мере. По мнению журналистов The Inquirer, имевших возможность побеседовать с некоторыми инженерами на прошедшей CeBIT 2006, неудовлетворительное сочетание скоростных характеристик и латентности DDR-II 667 слоняет AMD к обеспечению поддержки более скоростных стандартов. Подобные сообщения уже были озвучены в разных источниках в период проведения выставки в Ганновере. Утверждалось, что AMD в платформе AM2 обеспечит не только поддержку DDR-II 800, но и более скоростной DDR-II 1066. Предполагается, что такой путь увеличения скорости подсистемы памяти является наиболее экономически оправданным для компании в складывающейся ситуации. Другими способами понижения латентности подсистемы памяти были озвучены введение L3 кеша и увеличение ширины шины контроллера памяти с 128 до 256 бит. В связи с ограниченными производственными возможностями, AMD вряд ли выберет в ближайшее время путь введения L3 кеша. Увеличение ширины шины контроллера вдвое сильно усложнит конфигурацию памяти, для полной реализации потенциала придется использовать как минимум четыре модуля. Пока же AMD выбирает путь поддержки скоростных DDR-II стандартов и не стоит удивляться, если компания не станет ограничиваться стандартами JEDEC, а шагнет дальше, как это уже было с DDR 433 и выше. 3dnews
28.03.2006